900億個晶體管，如何放進一枚芯片？巨型CPU的製造與進化

三個機器人重返沒有人煙的地球 邊旅遊邊吐槽當年AI起義 人類滅絕之類的陳年八卦 這是王菲大劇《愛死亡機器人》中 對於遙遠未來的遐想 但不禁讓人暗自思存 人類所創造的歸基物種 會取代碳基生物嗎? 要回答這個問題 我們首先要知道 現實中的歸基物種發展到什麼程度了 這是第一枚集成電路芯片 總共四根晶體管 這是第一枚CPU 裡面有2300根晶體管 這是現代手機裡的CPU 包含118億根晶體管 這是現在最頂端的服務器CPU 總共900億根晶體管 在長寬不過幾釐米的方寸間 人類如何窮盡工程學手段 造出千億規模的納米器件 哈嘍大家好 我是教你造芯片的工程師三圈 我手裡拿的這張CPU價值約十萬人民幣 採用5納米製造工藝 來自AMD的EPYC四代處理器 如今的AMD是隻遠超老對手 相當於英特爾的兩倍 這離不開EPYC處理器的加持 它是怎麼被造出來的 為什麼一片能賣這麼貴 今天就讓我們打開這枚頂級CPU 揭祕歸基芯片的製造繁衍與迭代進化 碳基生物的演化 從單細胞到多細胞 從簡單到複雜 數億年放在上岸 而歸基芯片的進化 從單核同構到多核異構 晶體管數量從四根猛增到900億根 卻只用了區區數十年 晶體管密度的攀升 前期主要靠製造工藝來推動 也就是縮小器件的體積 簡稱摩爾定律 比如這是工程師的一根寶貴頭髮 直徑80微米 這是一根90後的晶體管 山脊寬度800納米 這是00後的晶體管 山脊寬度90納米 而這是等效5納米的10後魚鰭晶體管 到此器件體積的縮小 已經逼近物理極限 為了繼續進化 芯片走上了平面多核與三維堆疊的路線 比如這枚大芯片 拆開它的封裝 裡面是兩種小芯片 分離左右的12枚計算盒 以及中間負責通信傳輸的IO接口芯片 這就是多核異構的增四架構 生物的智力取決於邏輯思考 記憶力以及神經元傳導信號的效率 而芯片的算力也取決於邏輯運算 存儲以及彼此之間交流信息的效率 這便是CPU中的三種基本單元 它們構成了計算機中最經典的逢諾伊曼架構 芯片的生態競爭是殘酷的 為了增強邏輯算力 AMD使用了Triplet Invention數 用12枚平行的小計算盒 把核心數堆到了96 密度遠超同一生態位的Intel製強 而這些則是計算盒中的存儲單元 緩存 總面積不到整張芯片的30% 但卻集成了900億晶體管中的近6成 EPYC為什麼能在狹窄的緩存區 安置下500多億晶體管 因為它們和旁邊的器件並不在同一個維度上 人如果邏輯水平超羣 但記憶力有限 那智力就會打折 甚至是表現得有些癡呆 芯片也一樣 核心密度再高 運算能力再強 但緩存不夠 也會影響算力 因為CPU本體的記憶容量不足 就只能把數據先放在內存 或者外部存儲去按需調用 然而所謂內存 其實是CPU外面的內存條 緩存纔是芯片真正的片內存儲 CPU讀取內部L3緩存的數據 最多隻要10納秒 但要讀取外部的內存條 那就至少100納秒 更不用提硬盤、SSD那些真正的外部存儲了 因此片內存儲不夠用 必須調用外部數據 延遲太高 帶寬太小 運算速度快不起來 這就是鎖死芯片算力的存儲壁壘問題 要如何破壁呢 有人嘗試存算一體 有人嘗試光子通信 而AMD使用了深圍打擊 傳統緩存受限於芯片面積 做不太搭 那既然二維平面不夠用 EPYC就主動深圍 在L3緩存上做出高密度的連接點 然後在垂直方向上疊加兩片 讓三層緩存垂直相連 直接把片內存儲擴大了三倍 達到了驚人的一個G 這三片緩存要怎樣合體呢 要用到什麼膠水或者納米焊接嗎 不用 直接放上去 因為在5納米製程下 芯片表面必須被打磨得極其光滑 光滑到芯片只要一接觸 依靠表面分子間的弱相互作用力 就能把上下層吸成一個整體 如果芯片製程能順利推進到艾米級 人類或許就能解鎖強相互作用力 造出更光滑的三體水滴 可惜由於微觀下的演射極限問題 和量子碎磚效應 摩爾定律被物理鎖死 我們很難再造出更小的器件 而這就是先進的半導體公司 要用多核易購的第一個原因 摩爾定律難以推進 只能想辦法另闢蹊徑 通過堆核心搭存儲的辦法 來提高芯片性能 然而在3D存儲中 芯片能無限堆疊嗎 不能 疊疊樂的代價是影響散熱 疊太厚可能把CPU幹燒 這對於芯片的熱管理 是個極大的挑戰 為此AMD在做半導體器件設計的時候 要消耗大量時間和算力 來做CFD計算仿真 模擬不同工作溫度下的器件性能 另外疊出來的高度會影響封裝 如果正面要堆疊 晶圓背部就得打薄 保持整體的體積不變 這也是一個大挑戰 規片本身又薄又脆 在剪包過程中稍有不慎就會碎片 所以AMD和代工廠 要有極強的器件仿真和工藝技術 才能把二維緩存升到三維 打破存儲壁壘 釋放CPU的洪荒算力 誰是幫EPYC升維的破壁人呢 是EPYC自己 自從二代處理器引入3D緩存技術後 大幅提升了CFD算力 從模擬器件材料的VESP 到芯片熱仿真的ANSYS 運行效率無虎起飛 在前代芯片的性能支持下 EPYC的迭代速度飛快 三年進化到第四代 9684X相比對標的8490H 在CFD仿真上的能力 已經拉開了兩倍多的差距 因為CFD最需要的就是核心多 緩存大 說完了緩存的500多億晶體管 還剩下300多億器件 則分佈在小芯片的邏輯和通信單元 以及中間這枚集成了海量接口 和安全模塊的大IO芯片上 看到這很多朋友也許有疑問 僅千億的晶體管 多核一構的架構 CPU是怎麼設計出來的 難道是一個個化器件連電路嗎 不可能的 人類手縮晶體管的時代已過去 如今CPU的設計必須要用CPU來設計 這就是芯片的計算機輔助設計 簡稱EDA 有了EDA的幫助 設計CPU這種大規模的數字芯片 工程師首先要做的不是化電路 而是寫代碼 舉個例子 剛剛提到的緩存單元 電路畫出來是這樣 用硬件代碼寫出來則是這樣的 而邏輯單元 比如一個邏輯域門 畫出來是這樣的 用代碼寫出來則是這樣的 各種邏輯門再進一步排列組合成 加法器、減法器、觸發器、計算器等等 然後合體成各種功能模塊 最後形成數十萬行的RTL硬件代碼 經常寫代碼的朋友都知道 打死3E制BUG難 而硬件代碼的DEBUG更難 需要使用VCS這樣的EDA工具 來驗證信號波形的時序 輸入輸出的正確 之後再進行綜合優化、佈局連線 把代碼轉化成網表和電路版圖 也就是芯片的圖紙 最後還用Calibre之類的工具 給版圖做DRC檢查 保證最小線寬、間距等參數的正確 確保圖紙上的晶體管 能夠被實際製造出來 而從代碼到網表到版圖 這一系列CPU的孕育過程 都悄然運行在芯片公司的服務器機房裡 因此從某種角度而言 服務器CPU可以說是芯片之母 它們的算力和能效 深刻影響著硅基進化的速度和效率 像我手裡這枚4代EPYC 和兩年前的上一輩相比 它用來跑DRC做檢查的效率提高了近一倍 和沒有3D緩存的同類相比 它跑VCS做驗證的效率提高了73% 憑藉著第四代EPYC的強大性能 AMD的第五代圖靈也已在6月初官宣 太快了 看到這裡也許有朋友會擔心 隨著CPU硬件和AI軟件的快速進化 會不會在不久的將來 硅基物種就能徹底擺脫人類 自己設計自己 獨立完成進化了 前面說過 因為摩爾定律被鎖死 芯片的進化其實已經大大放緩了 要知道 摩爾定律描述的是半導體早期 最美好的田園時代 僅每過18個月 晶體管密度就會翻倍 然而芯片工藝從7nm 漸然推進到5nm 三年了 晶體管密度並沒有提升400% 而是隻有40% 之後更慢甚至停滯 因此現在的芯片大廠 像過去幾十年那樣 光靠工藝製程 縮小晶體管尺寸的技術路線 已經不太行了 得開始卷設計優化 搞精細定製 拼商業策略 為什麼在近年的伺服器市場 Epic能攻城掠地 搶走大量英特爾的份額 因為它商業定位和客戶需求看得很準 普通觀眾可能不太清楚 企業級伺服器和手機 電腦這樣的消費電子品不同 客戶對於CPU的需求有很大差異 有些甚至是互相矛盾的 比如前面提到的CFD仿真 客戶想要核心多緩存大 但如果做EDA設計 由於很多EDA軟件按核心數來收錢 客戶又想要核心少主頻高 而這就是用多核易購的另一個原因 刀法靈活 選擇多 Epic裡面的小計算盒 數量可以按需分配 來滿足不同應用場景下的客戶需求 做仿真不差錢的 128核給你貼上去 性能拉滿 想節約EDA費用的 就可以砍成16核 通過提高單核頻率與帶寬的上限 把每一粒核的性能榨乾 至於從16核到128核的中間檔位 那就更多了 32核、48核、64核 從低頻到高頻 總共27款 可以說在服務器市場 蘇媽的刀法比老黃更狠 不管你預算多少 總有辦法精準拿捏 比如針對大部分大廠 64核的Epic 9554最受青睞 作為通用科學計算首選 它有更高的主頻 合適的核心數量 用9684X一半的價格 發揮出接近80%的性能 成為大廠眼中最具性價比的打工U 當然9684X那一個多G的3G環存 也是無可替代的真香 建議老闆們根據自己的實力做選擇 回到芯片業內 大多數半導體公司 如液化半導體 都用上了Epic服務器 來設計新一代的芯片 此外 Epic自身的製造工廠 臺積電 也在用著Epic來造芯片 芯片工廠只有光刻機是不行的 還需要部署大量的CPU服務器 來做設備產物和工藝研發 普通工廠的一條產線 用PLC控制器就可以實現自動化 然而在芯片的先進製程中 由於精度太高 所需要的生產設備數量眾多 工藝參數又極其複雜 因此產線上每一臺設備 都需要一臺X86服務器 來做控制和監管 確保機臺的穩定運轉 以及相應超傳水 化學品和特殊氣體的原料供應 同時在芯片量產的過程中 無數機臺要分工合作 大量的數據處理和計算仿真 也在實時進行 舉個例子 DVD光刻機在工作時 就要不斷採集機身和配套兩側的數據 來調整光刻工藝 如根據晶片的受熱情況做相差補償 根據測量的套殼誤差來做位置矯正 根據實際的演射圖形來做計算光刻等等 這些我在之前的光刻機教學視頻中講過 感興趣的同學可以回去看看 總之每當芯片製程縮小 晶片板的尺寸減半 對芯片廠而言 就是四倍數據量和計算量的暴增 從7nm到5nm 臺積電的CPU伺服器基礎數 已經累積突破了4萬臺 這其中就包括大量EPYC伺服器 因此芯片設計方AMD與代工廠臺積電之間 形成了一種互為甲方的關係 一方面AMD現在是一家純設計公司 從7nm的二代EPYC開始 都是僱臺積電來生產 另一方面臺積電生產出EPYC後 做出廠測試時就發現 誒他們不光完美兼容廠裡正在用的製強 而且帶寬更高性能更好 更重要的是由於EPYC核心密度和主頻高 因此完成相似的任務 只需要很少的伺服器基組 大大降低了採購成本和用電量 這對於耗電猛獸的芯片工廠 吸引力很大 所以臺積電生產完EPYC 賺了AMD一大筆代工費之後 又轉頭用比較低的價格買了大量EPYC 因為沒有人比臺積電更懂EPYC的生產成本 這些CPU可以說是剛下產線又上產線 部署在工廠的伺服器機房裡 接著給AMD的5nm EPYC打工 有臺積電這樣的模範客戶 很多半導體公司也紛紛跟進 像亦法半導體就採購了大量三代EPYC伺服器 在其本地機房的部署數量已經超過1000臺 因為它們不光性能比當時的競品高出12% 功耗還更低 能降低33%的耗電量 不過無論是誰來造芯片 到5nm以下的尺度 芯片的進化之路愈加困難 除了前面提到的存儲壁壘問題 還有光刻時越來越嚴重的衍射極限問題 導致工藝難度直線上升 必須動用超大功率的EUV光刻機 才能勉強獲得足夠清晰的圖形線寬 另外晶體管尺寸越小 量子碎層效應越嚴重 導致器件結構愈加複雜 必須從三面包圍的魚鰭山 變成四面環繞的納米線 才能勉強關注想要碎穿的漏電流 所有這些困難導致了一個大問題 芯片製程越小 生產良率越低 在28nm以上的成熟製程中 芯片良率可以很輕鬆地做到98%99% 也就是生產100枚芯片只報廢一兩枚 但進入先進製程後 芯片的良率驟降 像臺積電早期的5nm工藝 平均良率只有80% 最新的3nm工藝 據傳良率只有55% 差不多做一片扔一片 到此我們也揭開了做多核異構的第三個原因 提高良率 因為芯片報廢率和麪積相關 如果把900億晶體管做成一整張大芯片 那隻要任何一個地方出了問題 整張大片就得報廢 而如果把大芯片拆成十幾枚小芯片 分佈式地去生產900億晶體管 即便有一兩處做廢了 也可以用另外的小片去合體 不至於全部浪費 提高了整體良率 也只有這樣才能用10萬元的低價 買到科技最尖端的工業品 不過現在一枚9684X的訂單 已經排到了幾個月後 畢竟文明擴張要搶資源 規矩進化要爭算力 從CFD到EDA 從HPC到AI 人類對算力資源的追求 似乎從未停歇 如何研發更先進的芯片 我們還在努力探索 只是從EDA設計到CPU製造 尖端芯片的生產和迭代 早已離不開芯片自身了 在代工廠與設計公司的服務器機羣中 無數7nm與5nm的EPYC晝夜運轉 繼續製造下一代的3nm CPU 從日出到日落 整個機房都為此閃爍 順便說一句 視頻開頭的這三個機器人 也是愛死機團隊用EPYC服務器製作渲染的 那最後回到由這三個機器人引發的問題 歸機物種會取代碳基生物嗎? 站在業內人的角度 這一天還非常遙遠 芯片越是深入研發 碰到的問題越多 即便我們已經用盡各種工程學手段 努力改善存儲壁壘問題 光刻演射問題 量子磁磚問題 芯片良率問題 工程師的頭都腦禿了 但後面仍然還有 功耗散熱 量測極限 成績精度 機身電容等等問題 一旦觸碰到納米尺度下的物理極限 彷彿問題總比辦法多 在摩爾定律被鎖死後 下一個技術爆炸的基點會在哪裡? 如果僅靠工程學手段 也許是不夠的 物理原理和材料制約 成為了文明發展最棘手的短板 而我們能做的 也只有一步一個腳印 在前輩們的基礎上 一點一滴地追求進步 最近幾年 有人覺得技術發展太慢 有人擔憂歸機進化太快 但不可否認的是 人類的現代文明 不論影音娛樂 交通出行 還是AI智能 各行各業的底層驅動力 早已離不開大大小小的芯片 OK 以上就是本期視頻的全部內容 藉助這枚CPU 我們回顧了900億晶體管 從設計到製造 所面臨的一系列挑戰 這也是我目前製作時間最長的一期了 感謝看到最後的你 如果覺得有收穫 也希望能給個一鍵三連 這是對我最大的鼓勵 對科技和半導體感興趣的朋友 別忘了點個關注 我是三圈 下期再見 掰掰